作者cavalier206 (難道...會輸給回憶嗎..)
看板Electronics
標題[問題] verilog 基本問題請教. (Bus Tap)
時間Thu May 13 02:38:29 2010
在用Xilinx的 Schematic 編寫電路架構時
會有個bus tap的東西可以讓人把 Bus的訊號分接出去
但是在用Verilog語法描述時 我不知道該怎麼描述比較好
現在整個架構裡有兩個module我想接在一起
我嘗試寫得例子如下
module TOP(
input clk,
input reset,
input [23:0] setting,
output [5:0] clk_o
);
AAA unit1(
.clk(clk),
.reset(reset),
.setting(setting),
.data_o(data_t)
);
wire [23:0] data_t;
wire [15:0] set_a;
wire [7:0] set_b;
assign set_a = data_t[23:8];
assign set_b = data_t[7:0];
BBB unit2(
.clk(clk),
.reset(reset),
.sa(set_a),
.sb(set_b),
.clk_o(clk_o)
);
endmodule
///////////////////////////////
上述的寫法好像跑不出來 請問是什麼問題
而最早我直覺是這樣寫
CCC exp(
.sa(A[7:0]),
);
系統跑出來是語法有誤 看起來是不能那樣描述
如果想要把bus分接出去是不是有什麼比較好得寫法??
問題太蠢請多包涵 謝謝各位幫忙
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◆ From: 220.133.2.57
1F：推 sasako:把宣告wire的那幾項搬到最上面 另外也把clk rst也宣告一下 05/13 08:23
2F：推 tkhan:compile error看不懂？..英文要好好加強.. 05/13 11:00
3F：→ bakerly:你的data_t在宣告前就先用了..compile error 看一下吧. 05/13 21:53
4F：→ bakerly:還有...你CCC裡的寫法是可以的... 05/13 21:54