作者cavalier206 (难道...会输给回忆吗..)
看板Electronics
标题[问题] verilog 基本问题请教. (Bus Tap)
时间Thu May 13 02:38:29 2010
在用Xilinx的 Schematic 编写电路架构时
会有个bus tap的东西可以让人把 Bus的讯号分接出去
但是在用Verilog语法描述时 我不知道该怎麽描述比较好
现在整个架构里有两个module我想接在一起
我尝试写得例子如下
module TOP(
input clk,
input reset,
input [23:0] setting,
output [5:0] clk_o
);
AAA unit1(
.clk(clk),
.reset(reset),
.setting(setting),
.data_o(data_t)
);
wire [23:0] data_t;
wire [15:0] set_a;
wire [7:0] set_b;
assign set_a = data_t[23:8];
assign set_b = data_t[7:0];
BBB unit2(
.clk(clk),
.reset(reset),
.sa(set_a),
.sb(set_b),
.clk_o(clk_o)
);
endmodule
///////////////////////////////
上述的写法好像跑不出来 请问是什麽问题
而最早我直觉是这样写
CCC exp(
.sa(A[7:0]),
);
系统跑出来是语法有误 看起来是不能那样描述
如果想要把bus分接出去是不是有什麽比较好得写法??
问题太蠢请多包涵 谢谢各位帮忙
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◆ From: 220.133.2.57
1F：推 sasako:把宣告wire的那几项搬到最上面 另外也把clk rst也宣告一下 05/13 08:23
2F：推 tkhan:compile error看不懂？..英文要好好加强.. 05/13 11:00
3F：→ bakerly:你的data_t在宣告前就先用了..compile error 看一下吧. 05/13 21:53
4F：→ bakerly:还有...你CCC里的写法是可以的... 05/13 21:54