作者gieks (strange deja vu)
看板Electronics
標題Re: [問題] 請教關於verilog testbench的問題
時間Sun May 2 12:10:42 2010
※ 引述《kalawang (hold on)》之銘言：
: 感謝p大的回覆 想再請問一下
: 有沒有辦法達到不同的output而能產生不同的output
: 我現在想要做的是給一些test vector of A 而output會隨著我的A改變
: 然後我想要在output == 某些值的時候 去assign B input。不過
: 同樣的output也可能給不同的input of B。不知道該怎麼寫?
: 舉例來說 我可能會有
: wait(out == 1) B = 1, or 2 or 3 ....
: wait(out == 3) B = 2 or 5 ....
: wait(out == 5) B = 2, or 4 or 5
: 而且 這三個wait我不想要有順序關係 就是out 可能先是3 or 先是5
: 這樣的testbench該怎麼寫呢? 感謝幫忙
用always或initial+forever
always@(out)begin
if(out==1) B = ....;
else if(out==2) B = .....;
else if(out==3) B = .....;
end
或
initial begin
forever@(out) begin
if(out==1) B = ....;
...
...
end
end
如果B的assign值還要depend on 其他變數, 就再用if else把它補進去就好啦
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◆ From: 114.24.2.17