作者gieks (strange deja vu)
看板Electronics
标题Re: [问题] 请教关於verilog testbench的问题
时间Sun May 2 12:10:42 2010
※ 引述《kalawang (hold on)》之铭言：
: 感谢p大的回覆 想再请问一下
: 有没有办法达到不同的output而能产生不同的output
: 我现在想要做的是给一些test vector of A 而output会随着我的A改变
: 然後我想要在output == 某些值的时候 去assign B input。不过
: 同样的output也可能给不同的input of B。不知道该怎麽写?
: 举例来说 我可能会有
: wait(out == 1) B = 1, or 2 or 3 ....
: wait(out == 3) B = 2 or 5 ....
: wait(out == 5) B = 2, or 4 or 5
: 而且 这三个wait我不想要有顺序关系 就是out 可能先是3 or 先是5
: 这样的testbench该怎麽写呢? 感谢帮忙
用always或initial+forever
always@(out)begin
if(out==1) B = ....;
else if(out==2) B = .....;
else if(out==3) B = .....;
end
或
initial begin
forever@(out) begin
if(out==1) B = ....;
...
...
end
end
如果B的assign值还要depend on 其他变数, 就再用if else把它补进去就好啦
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◆ From: 114.24.2.17