作者pierreqq (葉子上的風)
看板Electronics
標題Re: [問題] 請教關於verilog testbench的問題
時間Fri Apr 16 15:09:38 2010
※ 引述《kalawang (To be or Not to be)》之銘言：
: 我寫了一個testbench 裡面有二個input A, B訊號
: 其中我想要input B在output 等於某個值時候再給值
: 請問這有辦法達成嗎?
module sim;
reg [7:0] A, B;
wire [7:0] out;
myDesign Top(.A(A), .B(B), .O(out));
initial begin
B <= 8'hzz;
.....
wait ( out == 8'h55 );
B <= 8'hAA;
.....
end
endmodule
寫testbench不用考慮太多...
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