作者pierreqq (叶子上的风)
看板Electronics
标题Re: [问题] 请教关於verilog testbench的问题
时间Fri Apr 16 15:09:38 2010
※ 引述《kalawang (To be or Not to be)》之铭言：
: 我写了一个testbench 里面有二个input A, B讯号
: 其中我想要input B在output 等於某个值时候再给值
: 请问这有办法达成吗?
module sim;
reg [7:0] A, B;
wire [7:0] out;
myDesign Top(.A(A), .B(B), .O(out));
initial begin
B <= 8'hzz;
.....
wait ( out == 8'h55 );
B <= 8'hAA;
.....
end
endmodule
写testbench不用考虑太多...
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