作者kalawang (To be or Not to be)
看板Electronics
標題[問題] 請教關於verilog testbench的問題
時間Sun Apr 11 18:20:19 2010
我寫了一個testbench 裡面有二個input A, B訊號
其中我想要input B在output 等於某個值時候再給值
請問這有辦法達成嗎?
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◆ From: 118.168.77.64
※ 編輯: kalawang 來自: 118.168.77.64 (04/11 18:22)
1F：推 sasako:有吧！看你是要做成電路 還是單純寫在testbench都可以.. 04/11 18:37
2F：→ sasako:但是你input always要給值 只是看你要不要去影響你的output 04/11 18:39
3F：→ sasako:不給值會有紅紅的xx unknown 04/11 18:39