作者kalawang (To be or Not to be)
看板Electronics
标题[问题] 请教关於verilog testbench的问题
时间Sun Apr 11 18:20:19 2010
我写了一个testbench 里面有二个input A, B讯号
其中我想要input B在output 等於某个值时候再给值
请问这有办法达成吗?
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◆ From: 118.168.77.64
※ 编辑: kalawang 来自: 118.168.77.64 (04/11 18:22)
1F：推 sasako:有吧！看你是要做成电路 还是单纯写在testbench都可以.. 04/11 18:37
2F：→ sasako:但是你input always要给值 只是看你要不要去影响你的output 04/11 18:39
3F：→ sasako:不给值会有红红的xx unknown 04/11 18:39