作者psw (ICK)
看板Electronics
標題[問題] 改成隨機輸入時為什麼沒輸出值?
時間Mon Apr 5 17:24:25 2010
各位先進大大好,
跟各位請教個問題..
原本1是a,b,x是我自定的輸入值,這樣可以正確的輸出值,
2改成隨機輸入a,b,x時郤沒有輸出值,問題在哪? = =
第一個解決問題者,小弟給你P幣二百(因為沒什麼可以給的 = =)
BestRegards
^^
以下的codecsh 1和2
---
1.
module modtest(
input [4:0] x,
input [4:0] a,b,
input clock,
output [12:0] m
);
reg [12:0] x_1;
always@(posedge clock)
begin
a=8;
b=4;
x=7;
x_1=512-((1024*((x-a)))/b);
end
assign m=x_1;
endmodule
---
2.
module modtest(
input [4:0] x,
input [4:0] a,b,
input clock,
output [12:0] m
);
reg [12:0] x_1;
always@(posedge clock)
begin
x_1=512-((1024*((x-a)))/b);
end
assign m=x_1;
endmodule
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◆ From: 140.116.216.71
※ 編輯: psw 來自: 140.116.216.71 (04/05 17:25)
※ 編輯: psw 來自: 140.116.216.71 (04/05 17:27)
※ 編輯: psw 來自: 140.116.216.71 (04/05 17:34)
1F：推 luckyBF:先把verilog的精神找到~再來探討為什麼你會寫出軟體的程式 04/05 17:38
2F：→ luckyBF:我不覺得這種想法可以正常使用XD~ 04/05 17:39
3F：推 luckyBF:而1之所以做得出來~應該是因為直接算出來~不是硬體做的 04/05 17:42
謝謝大大你回我..
verilog的精神就是使用硬體去運算..但我不覺得2有什麼不對..小弟功力太差了.XD
※ 編輯: psw 來自: 140.116.216.71 (04/05 17:44)
4F：推 luckyBF:我不知道其他人是怎樣想~但對我而言!!!verilog最重要的~ 04/05 17:46
5F：→ luckyBF:用語言描述硬體架構!!!而不是單純的軟體或C語言或程式~ 04/05 17:47
6F：→ luckyBF:在做模擬時~您可以很軟體的想法去寫程式測試~ 04/05 17:47
7F：→ luckyBF:但在做硬體時~你這樣寫!!!除非這個合成器有支援~不然很難 04/05 17:48
我知道我有用"/",這是無法合成出來的,但我接下來會寫一個除法器..
現在我只是先試看看我的驗算法有沒有錯誤..
※ 編輯: psw 來自: 140.116.216.71 (04/05 17:49)
8F：→ luckyBF:不過只是小弟淺見啦~~版上有更多強者!!可以等他們解答~ 04/05 17:48
※ 編輯: psw 來自: 140.116.216.71 (04/05 17:50)
9F：推 luckyBF:那就先不要用除的~用左移就好!!左移1bit是除2~ 04/05 17:52
10F：→ luckyBF:先用除2、除4、除8、除16去驗算看看~乘法也是~ 04/05 17:53
11F：→ luckyBF:乘1024就左移10bit (除是右移，上面打錯XD)~~~ 04/05 17:54
12F：→ luckyBF:不然直接在(x-a)後，加十個0在後面~應該也行吧XD~~ 04/05 17:54
13F：推 zxvc:請問你例子2的testbench在哪裡？ 04/05 23:24
沒有testbench耶..XD
我是在altera自動產生的input
※ 編輯: psw 來自: 140.116.216.71 (04/06 00:15)
14F：→ chingth:那你可能需要一個reset信號... 04/06 00:23
15F：→ chingth:或檢查一下你的clock.. 04/06 00:28
16F：→ ineedhope:能有電路架構出來 比較好做阿@_@ 04/06 21:40
17F：→ sasako:很好奇 假如b=0的時候 答案是多少？ 04/08 00:10
18F：→ sasako:假如random給值 會不會超過設定的bit數？ 04/08 00:11