作者Ydrean (嘿嘿~~)
看板Electronics
標題[問題] Quartus II上跑testbench
時間Fri Apr 2 10:43:35 2010
大家好，
小弟做了一個design (in Verilog) 想在"剛接觸不久的"Quartus II上驗證
寫了testbench之後要跑模擬 遇到兩個問題
1. Quartus無法認得verilog語法中的delay(#)?
2. Quartus是否只能從top module灌訊號進去?
因而在testbench要用initial給值沒辦法完成
此兩個問題跟Quartus都跟有沒有辦法做 Verilog behavior simulation有關係
所以想請問各位賢拜
Quartus有沒有辦法只做verilog behavior simulation?
有的話在軟體上該怎麼操作?
謝謝~
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◆ From: 220.128.252.130
※ 編輯: Ydrean 來自: 220.128.252.130 (04/02 10:44)
1F：推 rlpolo123:Quartus沒辦法直接支援tb, 你可能要找一下modelsim 04/02 10:57
2F：→ rlpolo123:如果你的patten不多又懶的話可以用它提供的waveform模擬 04/02 10:58
3F：推 robertshih:建議你用modelSim 有些東西其實是simulator的directive 04/02 15:40
4F：→ robertshih:而不是語言的一部分 04/02 15:40