作者zxvc (執著)
看板Electronics
標題[問題] IC Compiler APR後作LVS的問題
時間Wed Jan 27 22:53:56 2010
我使用的APR tool是IC Compiler (ICC)，
cell library: CIC/TSMC 0.18um CBDK ARM v3.1。
lay完後，作LVS時發生不match的情形。
問題出在有些inputs直接接到constants (1 or 0)的gates。
ICC write_verilog後的post-layout netlist可以看到inputs接到constants情形，
用v2lvs轉出來的SPICE netlist，那些constants都會接到VDD或VSS。
但問題是不知為何ICC stream out的GDS，再經由Calibre轉出的SPICE netlist，
那些constants沒有接到VDD、VSS！導致比對錯誤。
我有試著去layout找那些有問題的gates，結果發現它們接到constants的pins根
本就沒有接到VDD、VSS的routes。我也試過重跑繞線(auto route)、
verify route，但那些pins就是沒有繞到VDD、VSS。
但router也沒說它是open nets、有violations問題！？
請問是我哪個步驟出了問題？
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.221.79
1F：→ zxvc:註：除了constant inputs會有問題。cells的power/ground連接 01/27 22:59
2F：→ zxvc:到VDD、VSS的部分，在LVS沒有問題。 01/27 23:00
3F：→ zxvc:我把VDD、VSS的labels打在某兩條power rings上。那兩圈rings 01/27 23:01
4F：→ zxvc:確實也有接到其它VDD、VSS nets，所以應該不是label沒打好的 01/27 23:02
5F：→ zxvc:問題。 01/27 23:02
※ 編輯: zxvc 來自: 140.115.221.79 (01/27 23:03)
6F：→ zxvc:註二：那些有問題的pins，也沒有接到任何tie high/low cells 01/27 23:04
7F：→ zxvc:。就算是這問題，我也不知如何加tie high/low cells。 01/27 23:06
8F：→ zxvc:ICC的GUI好像沒看到這選項。 01/27 23:06
9F：→ zxvc:解決了。問題出在這個指令：derive_pg_connection 01/28 10:26
10F：→ zxvc:不知道為何同時指定power_pin/ground_pin跟tie選項會導致tie 01/28 10:30
11F：→ zxvc:net不會連到PG net。所以derive_pg_connection使用tie後，再 01/28 10:31
12F：→ zxvc:重新route就ok了。 01/28 10:33
13F：→ zxvc:不過後來去問CIC，他們建議使用tie cells。 01/28 10:34
14F：→ zxvc:經過這次經驗，我才知道APR為什麼也要作LVS。 01/28 10:36
15F：→ zxvc:如果我不作LVS，只作post sim過了。GDS拿去下線也是做假的。 01/28 10:38
16F：推 i4undying:感謝分享 04/14 11:53