作者arloha (我要去澳洲玩!!!)
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標題[問題] QuartusII合成 DFF 的問題 (verilog)
時間Mon Jan 11 13:12:05 2010
我想請問一下關於合成DFF電路的問題
下面是我寫的verilog code (一位元的DFF)
module test(out,clear,clk,in);
input clk,clear,in;
output reg out;
always@(posedge clk)
if(!clear)
out<=1'b0;
else
out<=in;
endmodule
原本我想說他合成出來應該會是只有一個DFF
但是我看了一下合成出來的電路
是有合成出一個DFF沒錯,但是在DFF前面有一個多工器(由clear做控制)
而不是我原本想的....clear訊號直接給到DFF的clear port
所以我想要請問一下
要怎樣子寫才可以合成出電路的clear(rst)動作不是由多工器所"執行"
而是clear(rst) port訊號直接接到DFF上面
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◆ From: 140.118.107.144
1F：推 finalhaven:改always@(posedge clk or posedge clear) 01/11 14:06
2F：→ finalhaven:or always@(posedge clk or negedge clear) 01/11 14:06
3F：→ arloha:謝謝 01/11 17:34