作者arloha (我要去澳洲玩!!!)
站内Electronics
标题[问题] QuartusII合成 DFF 的问题 (verilog)
时间Mon Jan 11 13:12:05 2010
我想请问一下关於合成DFF电路的问题
下面是我写的verilog code (一位元的DFF)
module test(out,clear,clk,in);
input clk,clear,in;
output reg out;
always@(posedge clk)
if(!clear)
out<=1'b0;
else
out<=in;
endmodule
原本我想说他合成出来应该会是只有一个DFF
但是我看了一下合成出来的电路
是有合成出一个DFF没错,但是在DFF前面有一个多工器(由clear做控制)
而不是我原本想的....clear讯号直接给到DFF的clear port
所以我想要请问一下
要怎样子写才可以合成出电路的clear(rst)动作不是由多工器所"执行"
而是clear(rst) port讯号直接接到DFF上面
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.118.107.144
1F：推 finalhaven:改always@(posedge clk or posedge clear) 01/11 14:06
2F：→ finalhaven:or always@(posedge clk or negedge clear) 01/11 14:06
3F：→ arloha:谢谢 01/11 17:34