作者operationcow (香蕉公車)
看板Electronics
標題[問題] ISE 該如何畫出架構圖
時間Tue Dec 8 19:42:56 2009
小弟我是使用 ISE Navigator 11.1
目前用 Verilog 寫完程式, 希望可以用 ISE Navigator 畫出架構圖
如:
http://www.im.ntu.edu.tw/~b95030/Picture%201.png
可是當我寫好了 CPU 的 Verilog 程式碼的時候
按了 Create Schematic Symbol
產生的是
http://www.im.ntu.edu.tw/~b95030/Picture%202.png
請問我該怎麼產生架構圖呢??
感謝 <(__)>
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我的畫面如這樣
http://www.im.ntu.edu.tw/~b95030/Picture%203.png
請問該選什麼選項才好呢??
感謝感謝
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 219.70.167.69
1F：推 finalhaven:可以利用ISE來產生合成圖，但是那個產生的合成圖，是被 12/08 20:08
2F：→ finalhaven:最佳化過的合成圖，未必會一樣 12/08 20:08
3F：→ finalhaven:開個專案，把你的Code Synthesis就好 12/08 20:09
4F：→ operationcow:不太懂, 可以說得清楚些嗎?? 感謝感謝 12/08 20:25
※ 編輯: operationcow 來自: 219.70.167.69 (12/08 20:57)
5F：→ proach:自己用Visio或其他軟體畫出來比較合意啦 12/08 20:57
6F：→ arclitetank:這問題說不定比寫CPU難 @@" 12/08 23:21
7F：推 pupucar:1*此試用版已過期*點兩下 view RTL schematic 12/12 11:19