作者operationcow (香蕉公车)
看板Electronics
标题[问题] ISE 该如何画出架构图
时间Tue Dec 8 19:42:56 2009
小弟我是使用 ISE Navigator 11.1
目前用 Verilog 写完程式, 希望可以用 ISE Navigator 画出架构图
如:
http://www.im.ntu.edu.tw/~b95030/Picture%201.png
可是当我写好了 CPU 的 Verilog 程式码的时候
按了 Create Schematic Symbol
产生的是
http://www.im.ntu.edu.tw/~b95030/Picture%202.png
请问我该怎麽产生架构图呢??
感谢 <(__)>
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我的画面如这样
http://www.im.ntu.edu.tw/~b95030/Picture%203.png
请问该选什麽选项才好呢??
感谢感谢
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 219.70.167.69
1F：推 finalhaven:可以利用ISE来产生合成图，但是那个产生的合成图，是被 12/08 20:08
2F：→ finalhaven:最佳化过的合成图，未必会一样 12/08 20:08
3F：→ finalhaven:开个专案，把你的Code Synthesis就好 12/08 20:09
4F：→ operationcow:不太懂, 可以说得清楚些吗?? 感谢感谢 12/08 20:25
※ 编辑: operationcow 来自: 219.70.167.69 (12/08 20:57)
5F：→ proach:自己用Visio或其他软体画出来比较合意啦 12/08 20:57
6F：→ arclitetank:这问题说不定比写CPU难 @@" 12/08 23:21
7F：推 pupucar:1*此试用版已过期*点两下 view RTL schematic 12/12 11:19