作者arloha (我要去澳洲玩!!!)
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標題[問題] 請教關於FFT設計使用到RAM的問題
時間Sat Dec 5 23:36:21 2009
目前我正在做有關於fft的專案
看了一些使用sdf pipeline架構的論文
大概知道這樣的架構會用到shift register (不過幾乎都用ram來取代)
而我已經先用一堆DFF來組成shift register確認程式有沒有錯
現在要開始把這些shift register用ram來取代
遇到的問題是Xilinx8.2i提供的RAM IP 似乎都會慢1個clk才輸出data(一個clk的latency)
所以想問一下在設定RAM IP的時候該怎樣設定才不會慢1個clk才輸出data
想請教一下這方面有經驗的人都是如何做的?
因為我已經試了很多次也看了datasheet還是沒有辦法.....卡了一陣子
我的fft是用counter去控制,如果ram慢一個clk輸出...似乎整個控制都會錯掉
最後
先說聲謝謝了!!
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.136.171.219
1F：推 pow:有可能不慢一個CLK嗎 state machine可能要重弄了 12/05 23:52
2F：→ arloha:我不是用state machine去寫..... 12/05 23:58
3F：→ arloha:難道是用state machine的方式來實現? 12/06 00:07
4F：→ proach:多個clk不見得系統性能比較低。如果你說的同clk是指add輸出 12/06 00:37
5F：→ proach:與data out同一個clk，試著改用asyn sram。 12/06 00:37
6F：→ horsehead:用inferring 的方式取代用呼叫IP的方式試試看吧 12/06 01:20
7F：→ horsehead:現在很多需要使用到Memory的數位電路似乎都越來越傾向 12/06 01:21
8F：→ horsehead:使用Inferring的方式來合成記憶體了 12/06 01:22
9F：推 CompileUltra:大佬~sync ram都是這樣內 重弄吧 ram比ff size小多了 12/06 01:29
10F：推 cmh317:你可以試著在架構上增加register 以抵銷sram的latency 12/06 11:46
11F：→ cmh317:就像是多加了幾級pipeline一樣 12/06 11:47
12F：→ Trai:試試看fpga上面的distributed ram 讀取好像不會有latency 12/06 15:17
13F：→ Trai:我也不大確定 你可以試試看 12/06 15:17
14F：→ arloha:剛剛試過T大說的.....distributed ram 不會有latency 12/07 15:42
15F：→ arloha:謝謝各位的建議啦! 12/07 15:43
16F：→ colinshih:feedback path 不存在 feedforward feedback, 怎麼 12/12 01:28
17F：→ colinshih:pipeline, 這是設計電路基本的基本 12/12 01:29