作者arloha (我要去澳洲玩!!!)
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标题[问题] 请教关於FFT设计使用到RAM的问题
时间Sat Dec 5 23:36:21 2009
目前我正在做有关於fft的专案
看了一些使用sdf pipeline架构的论文
大概知道这样的架构会用到shift register (不过几乎都用ram来取代)
而我已经先用一堆DFF来组成shift register确认程式有没有错
现在要开始把这些shift register用ram来取代
遇到的问题是Xilinx8.2i提供的RAM IP 似乎都会慢1个clk才输出data(一个clk的latency)
所以想问一下在设定RAM IP的时候该怎样设定才不会慢1个clk才输出data
想请教一下这方面有经验的人都是如何做的?
因为我已经试了很多次也看了datasheet还是没有办法.....卡了一阵子
我的fft是用counter去控制,如果ram慢一个clk输出...似乎整个控制都会错掉
最後
先说声谢谢了!!
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.136.171.219
1F：推 pow:有可能不慢一个CLK吗 state machine可能要重弄了 12/05 23:52
2F：→ arloha:我不是用state machine去写..... 12/05 23:58
3F：→ arloha:难道是用state machine的方式来实现? 12/06 00:07
4F：→ proach:多个clk不见得系统性能比较低。如果你说的同clk是指add输出 12/06 00:37
5F：→ proach:与data out同一个clk，试着改用asyn sram。 12/06 00:37
6F：→ horsehead:用inferring 的方式取代用呼叫IP的方式试试看吧 12/06 01:20
7F：→ horsehead:现在很多需要使用到Memory的数位电路似乎都越来越倾向 12/06 01:21
8F：→ horsehead:使用Inferring的方式来合成记忆体了 12/06 01:22
9F：推 CompileUltra:大佬~sync ram都是这样内 重弄吧 ram比ff size小多了 12/06 01:29
10F：推 cmh317:你可以试着在架构上增加register 以抵销sram的latency 12/06 11:46
11F：→ cmh317:就像是多加了几级pipeline一样 12/06 11:47
12F：→ Trai:试试看fpga上面的distributed ram 读取好像不会有latency 12/06 15:17
13F：→ Trai:我也不大确定 你可以试试看 12/06 15:17
14F：→ arloha:刚刚试过T大说的.....distributed ram 不会有latency 12/07 15:42
15F：→ arloha:谢谢各位的建议啦! 12/07 15:43
16F：→ colinshih:feedback path 不存在 feedforward feedback, 怎麽 12/12 01:28
17F：→ colinshih:pipeline, 这是设计电路基本的基本 12/12 01:29