作者zxvc (修行)
看板Electronics
標題Re: [問題] SOC encounter的問題
時間Thu Nov 12 22:01:47 2009
※ 引述《zxvc (修行)》之銘言：
: 請問我在用SOC encounter作physical design時，
: hold time一直都過不了(WNS是負值)要怎麼解決？
: 我已經試過Timing Optimization，還是不行。
: 重新physical design好幾次都不行。
: Hold time violation都是出現在register to register。
: 我只是上課需要設計一個很小的電路，
: 應該只是哪裡有設定不妥吧！？
最近在layout一個電路，又遇上hold time violation的問題。
目前是以Design Compiler指令重合(目前重合中...)：
compile -inc -only_hold_time
不過我有一個疑惑是為什麼不每次用Design Compiler都fix hold time就好了？
如果每次都要到跑physical design的clock tree synthesis後才能得到
hold time timing analysis的結果，然後optimization又都不過，
才決定要砍掉重合，豈不是很浪費時間？這樣講有沒有道理？
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.115.221.79
1F：推 pdaer:說真的...類比的設計更沒道理= =結果原來數位也是一樣 11/12 23:44
2F：推 ycy:不是說不可以, 只是physical design時的clock tree資訊較準確 11/13 00:00
3F：→ ycy:hold time的問題留到後段再來解決會比較有意義 11/13 00:02
4F：→ zxvc:那到了physical design時，SoC Encounter就只能用Timing 11/13 08:01
5F：→ zxvc:optimization去修hold time嗎？修不過就只能重合？ 11/13 08:02
6F：→ zxvc:我以為hold time是很好修的，加buffers就能解決。沒想到 11/13 08:04
7F：→ zxvc:SoC Encounter常常不過 XD 11/13 08:04
8F：→ zxvc:一樓，其實做數位的也常在作tune的事 XD 11/13 08:06
9F：推 Aragom:所以在dc中就要加入適當的clock uncertainty先考慮skew問題 11/13 11:31
10F：→ zxvc:我之前clock uncertainty已經設1ns (TSMC18)，還是不行XD 11/13 12:42