作者zxvc (修行)
看板Electronics
标题Re: [问题] SOC encounter的问题
时间Thu Nov 12 22:01:47 2009
※ 引述《zxvc (修行)》之铭言：
: 请问我在用SOC encounter作physical design时，
: hold time一直都过不了(WNS是负值)要怎麽解决？
: 我已经试过Timing Optimization，还是不行。
: 重新physical design好几次都不行。
: Hold time violation都是出现在register to register。
: 我只是上课需要设计一个很小的电路，
: 应该只是哪里有设定不妥吧！？
最近在layout一个电路，又遇上hold time violation的问题。
目前是以Design Compiler指令重合(目前重合中...)：
compile -inc -only_hold_time
不过我有一个疑惑是为什麽不每次用Design Compiler都fix hold time就好了？
如果每次都要到跑physical design的clock tree synthesis後才能得到
hold time timing analysis的结果，然後optimization又都不过，
才决定要砍掉重合，岂不是很浪费时间？这样讲有没有道理？
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◆ From: 140.115.221.79
1F：推 pdaer:说真的...类比的设计更没道理= =结果原来数位也是一样 11/12 23:44
2F：推 ycy:不是说不可以, 只是physical design时的clock tree资讯较准确 11/13 00:00
3F：→ ycy:hold time的问题留到後段再来解决会比较有意义 11/13 00:02
4F：→ zxvc:那到了physical design时，SoC Encounter就只能用Timing 11/13 08:01
5F：→ zxvc:optimization去修hold time吗？修不过就只能重合？ 11/13 08:02
6F：→ zxvc:我以为hold time是很好修的，加buffers就能解决。没想到 11/13 08:04
7F：→ zxvc:SoC Encounter常常不过 XD 11/13 08:04
8F：→ zxvc:一楼，其实做数位的也常在作tune的事 XD 11/13 08:06
9F：推 Aragom:所以在dc中就要加入适当的clock uncertainty先考虑skew问题 11/13 11:31
10F：→ zxvc:我之前clock uncertainty已经设1ns (TSMC18)，还是不行XD 11/13 12:42