我昨天反覆的看netlis檔發現 vdd的電壓大部份都落在M1上面.. 也就是造成M2一直在TRI的主因 請問是什麼原因 還是我哪邊設計流程出錯了嗎 subckt element 0:m1 0:m2 model 0:n_18 0:p_18 region Saturati Linear id 10.3542u -10.3542u vgs 900.0000m -900.0000m vds 1.7661 -33.9146m vth 500.0000m 500.0000m gm 51.7708u 7.4865u gmb 17.9360u 2.5937u 頭好大XD ※ 引述《wwwok (勇敢的堅持下去)》之銘言： : 通常我很少用手算來計算他的W數值大小 : 畢竟你用的是.18製程了 : 公式也已經不是很適用 當然用來判定他偏壓值的大小約略範圍 : 還是具有參考價值的 : 像這題他有告訴你輸出電壓為0.9V : 我會利用.ic v(2)=0.9限制住他的輸出電壓 : 再去調整PMOS與NMOS的電流大小到一樣(應該是說很接近) : 再把起始條件給拿掉 這樣MOS就會在SAT了 : 而後再去設計她的偏壓點大小值 : 調整到輸出真的達到0.9V的DC值 : 應該就沒問題了 以上是我的調整方法 : 若是有誤或是觀念錯誤的地方 懇請各位多多指教了 THANHS : ※ 引述《ohya74921 (加百利)》之銘言： : : The circuit of Fig. is designed to provide an output bias voltage of 0.9 V : : with a bias current of 10 uA and a small-signal voltage gain of 50. Calculate : : the dimensions of M1 and M2. : : 假設 Vth=0.5, unCox = upCox = 20u, lambda=0.1, VDD=1.8V : : VDD : : │ : : ← : : VB ──┤│ M2 : : └┐ : : │VOUT : : │ : : ┌┘ : : VIN ──││ M1 : : → : : │ : : GND : : 我的算法是 由 |Av|=-gm(ro1//ro2) 可求出 M1的(W/L)=25 : : 在藉由偏壓條件可知維持M2在SAT的條件為 0.4 < vb < 1.3 : : 取 Vb=0.8V : : 再由 ID=1/2μp Cox (W/L)2 (VDD-VB-VTH)^2 可求出M2的(W/L)=4 : : 假設L1=L2=0.18u : : 則 W1=5.5u , W2=0.72u : : 而VIN的值也可藉由ID求出為 VIN=0.7V : : 以下是我的SPICE檔 : : ***** Source ***** : : VIN 1 GND DC=0.7V : : VB 3 GND DC=0.8V : : VDD 4 GND DC=1.8V : : ***** MOSFETS ***** : : M1 2 1 GND GND N_18 L=0.18u W=4.5u : : M2 2 3 4 4 P_18 L=0.18u W=0.72u : : ***** ANALYSIS ***** : : .model N_18 NMOS (KP=20u Vt0=0.5v lambda=0.1) : : .model P_18 PMOS (KP=20u vt0=0.5v lambda=0.1) : : .op : : .option post : : .tf v(2) VIN : : .end : : 以下為netlis 檔內容 : : subckt : : element 0:m1 0:m2 : : model 0:n_18 0:p_18 : : region Saturati Linear : : id 11.7001u -11.7001u : : vgs 700.0000m -1.0000 : : vds 1.7001 -99.8612m : : vth 500.0000m 500.0000m : : gm 117.0014u 8.0687u : : gm 的值也跟手算的差好多...~"~ : : 發現不論我 VB 怎麼調 PMOS 都一直在 Linear region... : : 是我推導錯誤嗎 @@" --

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