我昨天反覆的看netlis档发现 vdd的电压大部份都落在M1上面.. 也就是造成M2一直在TRI的主因 请问是什麽原因 还是我哪边设计流程出错了吗 subckt element 0:m1 0:m2 model 0:n_18 0:p_18 region Saturati Linear id 10.3542u -10.3542u vgs 900.0000m -900.0000m vds 1.7661 -33.9146m vth 500.0000m 500.0000m gm 51.7708u 7.4865u gmb 17.9360u 2.5937u 头好大XD ※ 引述《wwwok (勇敢的坚持下去)》之铭言： : 通常我很少用手算来计算他的W数值大小 : 毕竟你用的是.18制程了 : 公式也已经不是很适用 当然用来判定他偏压值的大小约略范围 : 还是具有参考价值的 : 像这题他有告诉你输出电压为0.9V : 我会利用.ic v(2)=0.9限制住他的输出电压 : 再去调整PMOS与NMOS的电流大小到一样(应该是说很接近) : 再把起始条件给拿掉 这样MOS就会在SAT了 : 而後再去设计她的偏压点大小值 : 调整到输出真的达到0.9V的DC值 : 应该就没问题了 以上是我的调整方法 : 若是有误或是观念错误的地方 恳请各位多多指教了 THANHS : ※ 引述《ohya74921 (加百利)》之铭言： : : The circuit of Fig. is designed to provide an output bias voltage of 0.9 V : : with a bias current of 10 uA and a small-signal voltage gain of 50. Calculate : : the dimensions of M1 and M2. : : 假设 Vth=0.5, unCox = upCox = 20u, lambda=0.1, VDD=1.8V : : VDD : : │ : : ← : : VB ──┤│ M2 : : └┐ : : │VOUT : : │ : : ┌┘ : : VIN ──││ M1 : : → : : │ : : GND : : 我的算法是 由 |Av|=-gm(ro1//ro2) 可求出 M1的(W/L)=25 : : 在藉由偏压条件可知维持M2在SAT的条件为 0.4 < vb < 1.3 : : 取 Vb=0.8V : : 再由 ID=1/2μp Cox (W/L)2 (VDD-VB-VTH)^2 可求出M2的(W/L)=4 : : 假设L1=L2=0.18u : : 则 W1=5.5u , W2=0.72u : : 而VIN的值也可藉由ID求出为 VIN=0.7V : : 以下是我的SPICE档 : : ***** Source ***** : : VIN 1 GND DC=0.7V : : VB 3 GND DC=0.8V : : VDD 4 GND DC=1.8V : : ***** MOSFETS ***** : : M1 2 1 GND GND N_18 L=0.18u W=4.5u : : M2 2 3 4 4 P_18 L=0.18u W=0.72u : : ***** ANALYSIS ***** : : .model N_18 NMOS (KP=20u Vt0=0.5v lambda=0.1) : : .model P_18 PMOS (KP=20u vt0=0.5v lambda=0.1) : : .op : : .option post : : .tf v(2) VIN : : .end : : 以下为netlis 档内容 : : subckt : : element 0:m1 0:m2 : : model 0:n_18 0:p_18 : : region Saturati Linear : : id 11.7001u -11.7001u : : vgs 700.0000m -1.0000 : : vds 1.7001 -99.8612m : : vth 500.0000m 500.0000m : : gm 117.0014u 8.0687u : : gm 的值也跟手算的差好多...~"~ : : 发现不论我 VB 怎麽调 PMOS 都一直在 Linear region... : : 是我推导错误吗 @@" --

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