作者maxwellee (maxwell)
看板Electronics
標題Re: [問題] design compiler產生的gated clk的dela …
時間Wed Oct 28 18:30:22 2009
: 推 ilovepachaya:可以敘述更詳細嗎? 10/27 23:48
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ct 5 | 6
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clk __________|
__________
gated_clk ______________________|
如上原本posedge clk該吃到ct=5
但換成gated_clk變成吃到ct=6
而且發現gated_clk後面接的電路越多 delay越誇張
而且是在合成完之後就有問題 還沒到layout部分
: 推 bakerly:這個delay在長完clk tree 後layout tool應該會幫你調回來 10/28 08:45
可是在design compiler之後就有問題了0rz
是該設比如說ideal之類的指令嗎
請問在design compiler要怎麼設定呢..謝謝
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※ 編輯: maxwellee 來自: 203.68.162.102 (10/28 18:32)
1F：推 Trai:這是正常的 合成的時候設定ideal network屬性給clock net 10/28 18:40
2F：→ Trai:但插入gating cell之後gated_clk並不具ideal net屬性 所以 10/28 18:42
3F：→ Trai:會有延遲是正常的 10/28 18:43
4F：→ maxwellee:請問要解決是要再追加什麼設定嗎.. 10/28 18:44
5F：→ Trai:不用阿 直接做到layout後在模擬就好 10/28 19:03
6F：→ Trai:或是合成之後下constraint幫那些gated clock加上ideal 10/28 19:04
7F：→ Trai:network屬性 再重新寫出sdf檔即可 10/28 19:04
8F：→ maxwellee:感謝..我試試看.. 10/28 19:09
9F：→ ilovepachaya:T大正解 因為在DC所有clock都當成完美的clock 10/28 19:50
10F：→ ilovepachaya:所以在design內的所有clock皆要設dont_touch或 10/28 19:50
11F：→ ilovepachaya:ideal_net 等到APR時再處裡clock 10/28 19:51
12F：→ maxwellee:謝謝樓上^^" 10/29 21:07