作者maxwellee (maxwell)
看板Electronics
标题Re: [问题] design compiler产生的gated clk的dela …
时间Wed Oct 28 18:30:22 2009
: 推 ilovepachaya:可以叙述更详细吗? 10/27 23:48
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ct 5 | 6
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clk __________|
__________
gated_clk ______________________|
如上原本posedge clk该吃到ct=5
但换成gated_clk变成吃到ct=6
而且发现gated_clk後面接的电路越多 delay越夸张
而且是在合成完之後就有问题 还没到layout部分
: 推 bakerly:这个delay在长完clk tree 後layout tool应该会帮你调回来 10/28 08:45
可是在design compiler之後就有问题了0rz
是该设比如说ideal之类的指令吗
请问在design compiler要怎麽设定呢..谢谢
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※ 编辑: maxwellee 来自: 203.68.162.102 (10/28 18:32)
1F：推 Trai:这是正常的 合成的时候设定ideal network属性给clock net 10/28 18:40
2F：→ Trai:但插入gating cell之後gated_clk并不具ideal net属性 所以 10/28 18:42
3F：→ Trai:会有延迟是正常的 10/28 18:43
4F：→ maxwellee:请问要解决是要再追加什麽设定吗.. 10/28 18:44
5F：→ Trai:不用阿 直接做到layout後在模拟就好 10/28 19:03
6F：→ Trai:或是合成之後下constraint帮那些gated clock加上ideal 10/28 19:04
7F：→ Trai:network属性 再重新写出sdf档即可 10/28 19:04
8F：→ maxwellee:感谢..我试试看.. 10/28 19:09
9F：→ ilovepachaya:T大正解 因为在DC所有clock都当成完美的clock 10/28 19:50
10F：→ ilovepachaya:所以在design内的所有clock皆要设dont_touch或 10/28 19:50
11F：→ ilovepachaya:ideal_net 等到APR时再处里clock 10/28 19:51
12F：→ maxwellee:谢谢楼上^^" 10/29 21:07