作者maxwellee (maxwell)
看板Electronics
標題[問題] design compiler產生的gated clk的delay問題
時間Tue Oct 27 18:34:45 2009
由design compiler指令insert_clock_gating
產生的gated clk會造成不小的delay(5.745ns)
導致跟原本的clk不同步 導致控制訊號錯誤(clk和ct間距是0.808ns)
請問有什麼解決方法呢
謝謝
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◆ From: 203.68.162.102
※ 編輯: maxwellee 來自: 203.68.162.102 (10/27 18:46)
1F：推 ilovepachaya:可以敘述更詳細嗎? 10/27 23:48
2F：推 bakerly:這個delay在長完clk tree 後layout tool應該會幫你調回來 10/28 08:45