作者maxwellee (maxwell)
看板Electronics
标题[问题] design compiler产生的gated clk的delay问题
时间Tue Oct 27 18:34:45 2009
由design compiler指令insert_clock_gating
产生的gated clk会造成不小的delay(5.745ns)
导致跟原本的clk不同步 导致控制讯号错误(clk和ct间距是0.808ns)
请问有什麽解决方法呢
谢谢
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◆ From: 203.68.162.102
※ 编辑: maxwellee 来自: 203.68.162.102 (10/27 18:46)
1F：推 ilovepachaya:可以叙述更详细吗? 10/27 23:48
2F：推 bakerly:这个delay在长完clk tree 後layout tool应该会帮你调回来 10/28 08:45