最近看smith的差動部分 碰到了一些小問題..可能是觀念不太懂吧@@ 要麻煩大家解答了^^" 其中1.2都是在說有關P.750的FIGURE 7.40(二級CMOS OPA組態) 這是Figure 7.40的圖:http://tinyurl.com/p7wqtc 這是Exercise 7.17的圖:http://tinyurl.com/pjjpml 1.在P.752頁中介紹了Input Offset Voltage 內文如下(不好意思@@因為怕翻譯會跟原文有誤..所以PO原文上來) The device mismatches inevitably present in the input stage give rise to an input offset voltage. The components of this input offset voltage can be calculated the methods developed in Section 7.4.1. Because device mismatches are random,the resulting offset voltage is referred to as "random offset". a^^^^^^^^^^^^^^ This is to distinguish it from another type of input offset voltage that can be present even if all appropriate devices are perfectly matched. This predictable or "systematic offset" can be minimized by careful design. b^^^^^^^^^^^^^^^^^^ 這一段有點看不懂... 有點不太懂a跟b這之間的區別 有看的懂的大大可以稍微解釋一下嗎@@? ----------------------------------------------------------------------------- 2.另外他在第二段又提到了: If the input stage is "perfectly balaced",then the voltage appearing at the ^^ ^^^^^^^^^^^^^^^^^ drain of Q4 will be equal to that at the drain of Q3, which is (-ＶSS+ＶGS4). 這個我大概看的懂 他是指如果輸入級是完全平衡 ＶD4=ＶD3 但它上面寫著"if" 所以當我再寫P.753 的exercise7.17時就有點疑惑 7.17一定要假設它是完全平衡 不然那個(W/L)6 我實在不知道該怎麼把它算出來~"~ 但是7.17的題目並沒有說是完全平衡阿@@ 碰到這種題目該怎麼辦呢? 有大大可以幫我解惑一下嗎ˊˋ? ----------------------------------------------------------------------------- 3.在P744 的Section 7.6.2 有個等效電容的的式子 Cm = Cgd1 + Cdb1 + Cdb3 + Cgs3 + Cgs4 (7.185) CL = Cgd2 + Cdb2 + Cgd4 + Cdb4 + Cx (7.186) 這個他是怎麼看的呢?我知道它是對地的等效電容 如果用模型 要怎麼看呢? ----------------------------------------------------------------------------- 不好意思問題有點多 最近差動卡在這邊 想把它的觀念及原理釐清一下 有請各位大大了<(__ __)> -- ▃▃▃▃▃▃▃▃ ／￣￣￣￣＼ ◢████◣ ▃▃▃▃▃▃▃▃▃ 哆啦Ａ夢 ◣ │◢ ︶ ︶ │ ◤ ◥▌ 笨!!這個炮的用法 空氣炮不能用!! ▅─-‧-‧-│ ≡′●‵ ≡▌ ◥ 是要裝在嘴巴上! ▅▅▅▅▅▅▅▅ ██ｏ█ ☆ │ ▌ ▅▅▅▅▅▅▅▅▅ ◥ 3 ◤ ▍▏ ◥ ▆▆ ◢◤ ψbelleaya --

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