最近看smith的差动部分 碰到了一些小问题..可能是观念不太懂吧@@ 要麻烦大家解答了^^" 其中1.2都是在说有关P.750的FIGURE 7.40(二级CMOS OPA组态) 这是Figure 7.40的图:http://tinyurl.com/p7wqtc 这是Exercise 7.17的图:http://tinyurl.com/pjjpml 1.在P.752页中介绍了Input Offset Voltage 内文如下(不好意思@@因为怕翻译会跟原文有误..所以PO原文上来) The device mismatches inevitably present in the input stage give rise to an input offset voltage. The components of this input offset voltage can be calculated the methods developed in Section 7.4.1. Because device mismatches are random,the resulting offset voltage is referred to as "random offset". a^^^^^^^^^^^^^^ This is to distinguish it from another type of input offset voltage that can be present even if all appropriate devices are perfectly matched. This predictable or "systematic offset" can be minimized by careful design. b^^^^^^^^^^^^^^^^^^ 这一段有点看不懂... 有点不太懂a跟b这之间的区别 有看的懂的大大可以稍微解释一下吗@@? ----------------------------------------------------------------------------- 2.另外他在第二段又提到了: If the input stage is "perfectly balaced",then the voltage appearing at the ^^ ^^^^^^^^^^^^^^^^^ drain of Q4 will be equal to that at the drain of Q3, which is (-ＶSS+ＶGS4). 这个我大概看的懂 他是指如果输入级是完全平衡 ＶD4=ＶD3 但它上面写着"if" 所以当我再写P.753 的exercise7.17时就有点疑惑 7.17一定要假设它是完全平衡 不然那个(W/L)6 我实在不知道该怎麽把它算出来~"~ 但是7.17的题目并没有说是完全平衡阿@@ 碰到这种题目该怎麽办呢? 有大大可以帮我解惑一下吗ˊˋ? ----------------------------------------------------------------------------- 3.在P744 的Section 7.6.2 有个等效电容的的式子 Cm = Cgd1 + Cdb1 + Cdb3 + Cgs3 + Cgs4 (7.185) CL = Cgd2 + Cdb2 + Cgd4 + Cdb4 + Cx (7.186) 这个他是怎麽看的呢?我知道它是对地的等效电容 如果用模型 要怎麽看呢? ----------------------------------------------------------------------------- 不好意思问题有点多 最近差动卡在这边 想把它的观念及原理厘清一下 有请各位大大了<(__ __)> -- ▃▃▃▃▃▃▃▃ ／￣￣￣￣＼ ◢████◣ ▃▃▃▃▃▃▃▃▃ 哆啦Ａ梦 ◣ │◢ ︶ ︶ │ ◤ ◥▌ 笨!!这个炮的用法 空气炮不能用!! ▅─-‧-‧-│ ≡′●‵ ≡▌ ◥ 是要装在嘴巴上! ▅▅▅▅▅▅▅▅ ██ｏ█ ☆ │ ▌ ▅▅▅▅▅▅▅▅▅ ◥ 3 ◤ ▍▏ ◥ ▆▆ ◢◤ ψbelleaya --

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