作者n2690456 (ha)
看板Electronics
標題Re: [請益] 關於除頻電路(verilog)
時間Thu Jul 16 22:59:52 2009
: wire CLKD2 = counter[0];
: always @(posedge CLK or negedge ARST_N) begin
: if (!ARST_N) counter <= 3'b0;
: else counter <= counter - 1;
: end
: reg CLKSEL_GlitchFree;
: always @(negedge CLK or negedge ARST_N) begin
: if (!ARST_N) CLKSEL_GlitchFree <= 1'b0;
: else if (counter == 3'b000)
: CLKSEL_GlitchFree <= CLKSEL;
: end
: endmodule
請問有人會除2.5倍頻的電路嗎
duty可以不care
thanks
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◆ From: 123.195.193.101
1F：推 deathcustom:ADPLL, /2<-lock->/5 07/16 23:18
2F：推 baoerking:先倍頻再除頻 07/17 01:10
3F：推 obov:dual edge dff 弄成/5 07/17 03:28
4F：推 bakerly:一個cnt posedg /5,另一個cnt negedg /5 XOR起來就可以 07/17 18:55
5F：→ bighead319:但樓上的作法不是reg輸出 07/17 23:35
6F：→ bakerly:reg out只是為了防glitch,這樣的線路基本上不會出現glitch 07/19 17:43
7F：→ bakerly:是不是reg out 已經不重要了。 07/19 17:44
8F：→ bakerly:當然...你不要拿CNT==5這個訊號來xor..這會死很慘 07/19 17:46
9F：→ bakerly:還有...我剛發現這樣出來是除5...好像來亂的...哈.. 07/19 17:47