作者n2690456 (ha)
看板Electronics
标题Re: [请益] 关於除频电路(verilog)
时间Thu Jul 16 22:59:52 2009
: wire CLKD2 = counter[0];
: always @(posedge CLK or negedge ARST_N) begin
: if (!ARST_N) counter <= 3'b0;
: else counter <= counter - 1;
: end
: reg CLKSEL_GlitchFree;
: always @(negedge CLK or negedge ARST_N) begin
: if (!ARST_N) CLKSEL_GlitchFree <= 1'b0;
: else if (counter == 3'b000)
: CLKSEL_GlitchFree <= CLKSEL;
: end
: endmodule
请问有人会除2.5倍频的电路吗
duty可以不care
thanks
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 123.195.193.101
1F：推 deathcustom:ADPLL, /2<-lock->/5 07/16 23:18
2F：推 baoerking:先倍频再除频 07/17 01:10
3F：推 obov:dual edge dff 弄成/5 07/17 03:28
4F：推 bakerly:一个cnt posedg /5,另一个cnt negedg /5 XOR起来就可以 07/17 18:55
5F：→ bighead319:但楼上的作法不是reg输出 07/17 23:35
6F：→ bakerly:reg out只是为了防glitch,这样的线路基本上不会出现glitch 07/19 17:43
7F：→ bakerly:是不是reg out 已经不重要了。 07/19 17:44
8F：→ bakerly:当然...你不要拿CNT==5这个讯号来xor..这会死很惨 07/19 17:46
9F：→ bakerly:还有...我刚发现这样出来是除5...好像来乱的...哈.. 07/19 17:47