作者ga006736 (cloudking)
看板Electronics
標題[請益] VHDL關於CLK時間設定
時間Thu Jul 16 11:26:10 2009
想請教一下下面三個設定的功能
period :20 ns HIGH 50%
pad to setup :5 ns
clock to pad :5 ns
我是用xilink ise下去寫的
要看AD出來的圖，發現只要稍微更改一下出來的圖完全不同。
不清楚該如何設定
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