作者ga006736 (cloudking)
看板Electronics
标题[请益] VHDL关於CLK时间设定
时间Thu Jul 16 11:26:10 2009
想请教一下下面三个设定的功能
period :20 ns HIGH 50%
pad to setup :5 ns
clock to pad :5 ns
我是用xilink ise下去写的
要看AD出来的图，发现只要稍微更改一下出来的图完全不同。
不清楚该如何设定
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