作者ga006736 (cloudking)
看板Electronics
標題[請益] VHDL關於CLK的設定
時間Sat Jul 11 15:47:04 2009
問題是這樣的
我實驗板上有外接一塊AD/DA卡
跑程式的時候，發現出來的圖形跟正確的有段差距(有先用LABVIEW看圖)
回去看說明書後，AD/DA卡的DAC的CLK有2個，其中一個應該是暫存用
原本設定AD/DA上CLK的動作都是照實驗板上的CLK來設定
現在卡在不知道該如何去設定這2個CLK
也或許是我方向錯誤，不過目前還沒想到其他原因就是
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