作者ga006736 (cloudking)
看板Electronics
标题[请益] VHDL关於CLK的设定
时间Sat Jul 11 15:47:04 2009
问题是这样的
我实验板上有外接一块AD/DA卡
跑程式的时候，发现出来的图形跟正确的有段差距(有先用LABVIEW看图)
回去看说明书後，AD/DA卡的DAC的CLK有2个，其中一个应该是暂存用
原本设定AD/DA上CLK的动作都是照实验板上的CLK来设定
现在卡在不知道该如何去设定这2个CLK
也或许是我方向错误，不过目前还没想到其他原因就是
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