作者mogimnum (muwahahahaha)
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標題有關fpga問題
時間Sat Jul 4 02:47:40 2009
code
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module (A, B, C, a, b, c, OUT)
input A, B, C, a, b, c;
output OUT;
always @ ( A, B, C, a, b, c )
if (a)
OUT = A;
else if (b)
OUT = B;
else if (c)
OUT = C;
endmodule
請問我這樣寫一個 latch 會有什麼問題嗎
我用xlinx轉出來的 latch 很怪
我是希望當沒有條件符合時
OUT可以keep原本的質
但xlinx好像不行
這樣寫是不是有問題
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 123.195.212.174
1F：推 baoerking:latch很怪是指output不對，還是他合的電路不符合預期?? 07/04 07:14
2F：推 ianian123:有問題 07/04 13:28
3F：→ mogimnum:它合出來是個multiplexer 不過我是希望他是個latch 07/04 15:27
※ 編輯: mogimnum 來自: 123.195.212.174 (07/04 15:30)
4F：推 pupucar:你這樣宣告可以合成??? output "reg" 07/04 16:13
5F：推 saberstar:latch正常情況不能出現 它無法推動後面的電路會有問題 07/04 19:32
6F：→ saberstar:可以用一個序向佔存器來修正狀況 07/04 19:34
7F：→ saberstar: 暫 07/04 19:35
8F：推 arclitetank:你的condition除了a=1, b=1, c=1之外 還是有其他的組 07/05 00:26
9F：→ arclitetank:合阿 這樣怎麼能expect tool把你的原來值塞在最後的 07/05 00:27
10F：→ arclitetank:else呢? 可以試一下加上else if (~a&&~b&&~c) out=out 07/05 00:31
11F：→ arclitetank:運氣好 他會在後面給你補上latch 不過建議你一點~ 07/05 00:32
12F：→ arclitetank:想做什麼電路就照電路的樣子去寫 這樣tool也好認~^^ 07/05 00:33