作者mogimnum (muwahahahaha)
站内Electronics
标题有关fpga问题
时间Sat Jul 4 02:47:40 2009
code
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module (A, B, C, a, b, c, OUT)
input A, B, C, a, b, c;
output OUT;
always @ ( A, B, C, a, b, c )
if (a)
OUT = A;
else if (b)
OUT = B;
else if (c)
OUT = C;
endmodule
请问我这样写一个 latch 会有什麽问题吗
我用xlinx转出来的 latch 很怪
我是希望当没有条件符合时
OUT可以keep原本的质
但xlinx好像不行
这样写是不是有问题
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 123.195.212.174
1F：推 baoerking:latch很怪是指output不对，还是他合的电路不符合预期?? 07/04 07:14
2F：推 ianian123:有问题 07/04 13:28
3F：→ mogimnum:它合出来是个multiplexer 不过我是希望他是个latch 07/04 15:27
※ 编辑: mogimnum 来自: 123.195.212.174 (07/04 15:30)
4F：推 pupucar:你这样宣告可以合成??? output "reg" 07/04 16:13
5F：推 saberstar:latch正常情况不能出现 它无法推动後面的电路会有问题 07/04 19:32
6F：→ saberstar:可以用一个序向占存器来修正状况 07/04 19:34
7F：→ saberstar: 暂 07/04 19:35
8F：推 arclitetank:你的condition除了a=1, b=1, c=1之外 还是有其他的组 07/05 00:26
9F：→ arclitetank:合阿 这样怎麽能expect tool把你的原来值塞在最後的 07/05 00:27
10F：→ arclitetank:else呢? 可以试一下加上else if (~a&&~b&&~c) out=out 07/05 00:31
11F：→ arclitetank:运气好 他会在後面给你补上latch 不过建议你一点~ 07/05 00:32
12F：→ arclitetank:想做什麽电路就照电路的样子去写 这样tool也好认~^^ 07/05 00:33