作者kokonut (better than Mr.Ja)
看板Electronics
標題[問題] 用Verilog語法實現數學運算~??
時間Thu May 21 23:19:51 2009
有點好奇
用Verilog coding
有辦法在FPGA內完成數學式運算~
例如~
二元一次方程解聯立(實際要解的例子如下)
A = X*[ (P - P1) + Y*P1 ]
B = X*[ (Q - Q1) + Y*Q1 ]
(其中A B P P1 Q Q1皆為已知數~解X&Y)
不過剛剛早上想了一下...
我未必要實際解出(for my purpose)
有想到破解版了~
感謝推文裡好心的前輩回答~!!!
(等我過了這關後~再來用推文的方式玩玩看~)
我看推文裡
有人想看"除法器"如何撰寫...
有幾本中文書內有提~
三本(不過一本是以ALTERA為平台的書名我忘了XD)
另兩本書名是...
SoC開發實戰 - 使用Verilog
http://www.books.com.tw/exep/prod/booksfile.php?item=0010263118
Verilog FPGA 晶片設計
http://www.books.com.tw/exep/prod/booksfile.php?item=0010422971
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.118.18.23
1F：推 deathcustom:x = delta x/delta y = delta y/delta 05/21 23:27
2F：推 deathcustom:A~F input, delta = B*F-C*E 05/21 23:27
3F：推 deathcustom:至於除法器～～～恩～～～我不熟，問sasako（逃） 05/21 23:28
4F：推 tkhan:可，自己想.. 05/21 23:51
5F：→ beagle:一般解就用行列式來做 05/22 01:16
6F：推 bighead319:可用行列式的公式解，除法的部分，如果是一個clock要 05/22 01:23
7F：→ bighead319:完成，可以直接用design ware，若有多個clock cycle 05/22 01:24
8F：→ bighead319:可用，則可考慮用減法替代來節省面積 (除法器很耗面積) 05/22 01:25
9F：推 baoerking:可以問一下有關design ware是什麼嗎？最近也要用到除法 05/22 07:29
10F：推 pupucar:synopsys 提供的IP 05/22 08:13
※ 編輯: kokonut 來自: 140.118.18.23 (05/22 09:42)
11F：→ sasako:除法我也是參考板上先進 除法就是減法 且要針對自己運算的 05/25 23:32
12F：→ sasako:可能範圍作設計 除法可以利用pipeline變快 05/25 23:34
13F：→ sasako:記得現在好像可以直接寫a/b or (a mod b) design compiler 05/25 23:36
14F：→ sasako:會幫你合成 只是我還沒嘗試過 05/25 23:37