作者kokonut (better than Mr.Ja)
看板Electronics
标题[问题] 用Verilog语法实现数学运算~??
时间Thu May 21 23:19:51 2009
有点好奇
用Verilog coding
有办法在FPGA内完成数学式运算~
例如~
二元一次方程解联立(实际要解的例子如下)
A = X*[ (P - P1) + Y*P1 ]
B = X*[ (Q - Q1) + Y*Q1 ]
(其中A B P P1 Q Q1皆为已知数~解X&Y)
不过刚刚早上想了一下...
我未必要实际解出(for my purpose)
有想到破解版了~
感谢推文里好心的前辈回答~!!!
(等我过了这关後~再来用推文的方式玩玩看~)
我看推文里
有人想看"除法器"如何撰写...
有几本中文书内有提~
三本(不过一本是以ALTERA为平台的书名我忘了XD)
另两本书名是...
SoC开发实战 - 使用Verilog
http://www.books.com.tw/exep/prod/booksfile.php?item=0010263118
Verilog FPGA 晶片设计
http://www.books.com.tw/exep/prod/booksfile.php?item=0010422971
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.118.18.23
1F：推 deathcustom:x = delta x/delta y = delta y/delta 05/21 23:27
2F：推 deathcustom:A~F input, delta = B*F-C*E 05/21 23:27
3F：推 deathcustom:至於除法器～～～恩～～～我不熟，问sasako（逃） 05/21 23:28
4F：推 tkhan:可，自己想.. 05/21 23:51
5F：→ beagle:一般解就用行列式来做 05/22 01:16
6F：推 bighead319:可用行列式的公式解，除法的部分，如果是一个clock要 05/22 01:23
7F：→ bighead319:完成，可以直接用design ware，若有多个clock cycle 05/22 01:24
8F：→ bighead319:可用，则可考虑用减法替代来节省面积 (除法器很耗面积) 05/22 01:25
9F：推 baoerking:可以问一下有关design ware是什麽吗？最近也要用到除法 05/22 07:29
10F：推 pupucar:synopsys 提供的IP 05/22 08:13
※ 编辑: kokonut 来自: 140.118.18.23 (05/22 09:42)
11F：→ sasako:除法我也是参考板上先进 除法就是减法 且要针对自己运算的 05/25 23:32
12F：→ sasako:可能范围作设计 除法可以利用pipeline变快 05/25 23:34
13F：→ sasako:记得现在好像可以直接写a/b or (a mod b) design compiler 05/25 23:36
14F：→ sasako:会帮你合成 只是我还没尝试过 05/25 23:37