作者kbj (kbj)
看板Electronics
標題[問題] 2stage - OP 設計
時間Tue May 5 13:01:15 2009
作業要用hspice設計一個 2 stage OP
完整電路如Sedra/Smith Microelectronic Circuits 5th ed.
P.750 Figure 7.40所示，不過PMOS和NMOS互換
用 CIC .18 virtual process
題目要求
GBP=5MHz, SR>2V/us, phase margin > 60度
A > 5000, Output swing = 1.2V
我設計出來的GBP, SR, phase margin均已達到要求
但是A大約只有200V/V， Output swing 約 1.1V左右
請問要怎麼調整，電路才可以達到Gain的需求呢？
謝謝大家
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◆ From: 140.112.243.6
1F：推 ehrlich:這個規格也太簡單了吧= = 你花點時間tune一下就可了 05/05 13:58
2F：→ wwwok:調一下輸入端的W看看以及主動負載部分的W值 05/05 15:43
3F：推 Williamette:200有點扯 先檢查一下電晶體有沒有操作在飽和區吧 05/05 20:02
4F：推 smallmac:要求74dB,你才46dB,先檢查一下Bias 點吧,另外操作順利的 05/05 23:53
5F：→ smallmac:話你的第一級起碼就可以給你60dB的gain了 05/05 23:53
6F：推 deathcustom:第二級25-30dB很容易，第一級gmro跟Va/Vov成正比 05/06 00:42
7F：推 akiottm:一般設計2-stage都是煩惱PM不夠..可以跑一下暫態看電流 05/06 10:12
8F：→ akiottm:正不正常 電流給太小元件進入cutoff=>沒gm 05/06 10:13
9F：→ asdfzxcv:沒要求耗電的話~~就直接加大bias電流硬幹就好了 05/06 23:26
10F：→ moneyguy:A只有200了，操作點應該不對~~ 05/07 10:41