作者kbj (kbj)
看板Electronics
标题[问题] 2stage - OP 设计
时间Tue May 5 13:01:15 2009
作业要用hspice设计一个 2 stage OP
完整电路如Sedra/Smith Microelectronic Circuits 5th ed.
P.750 Figure 7.40所示，不过PMOS和NMOS互换
用 CIC .18 virtual process
题目要求
GBP=5MHz, SR>2V/us, phase margin > 60度
A > 5000, Output swing = 1.2V
我设计出来的GBP, SR, phase margin均已达到要求
但是A大约只有200V/V， Output swing 约 1.1V左右
请问要怎麽调整，电路才可以达到Gain的需求呢？
谢谢大家
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.112.243.6
1F：推 ehrlich:这个规格也太简单了吧= = 你花点时间tune一下就可了 05/05 13:58
2F：→ wwwok:调一下输入端的W看看以及主动负载部分的W值 05/05 15:43
3F：推 Williamette:200有点扯 先检查一下电晶体有没有操作在饱和区吧 05/05 20:02
4F：推 smallmac:要求74dB,你才46dB,先检查一下Bias 点吧,另外操作顺利的 05/05 23:53
5F：→ smallmac:话你的第一级起码就可以给你60dB的gain了 05/05 23:53
6F：推 deathcustom:第二级25-30dB很容易，第一级gmro跟Va/Vov成正比 05/06 00:42
7F：推 akiottm:一般设计2-stage都是烦恼PM不够..可以跑一下暂态看电流 05/06 10:12
8F：→ akiottm:正不正常 电流给太小元件进入cutoff=>没gm 05/06 10:13
9F：→ asdfzxcv:没要求耗电的话~~就直接加大bias电流硬干就好了 05/06 23:26
10F：→ moneyguy:A只有200了，操作点应该不对~~ 05/07 10:41