作者adgj103 (噗)
看板Electronics
標題[問題] 請問一個基本的verilog問題
時間Sun May 3 03:16:18 2009
想請問一下
當資料要輸入進去一個呼叫的組合電路(在這邊舉的例子為一個乘法器"mult")時
mult U1 (.A(a),.B(b),.P(p));
a,b,p必須要是wire的形式還是reg也可以呢？
以下是一個簡單的例子
不知道各位大大覺得這樣可以嗎？
謝謝
module mod(I1,I2,out,clk,reset);
input [1:0] I1,I2;
output[2:0] out;
reg [1:0] I1_reg;
always @ (posedge clk)
begin
if (reset)
I1_reg <= 2'd0;
else
I1_reg <=i_reg+1;
end
mult U1(.A(I1_reg),B(I2),.P(out));
endmodule
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.113.212.132
1F：推 sasako:compile看有沒有錯誤就知道囉！ 我記得一定要是wire 05/03 07:55
2F：推 sasako:你這個例子應該是OK的 因為A是mult的input端.. 05/03 07:59
3F：→ colinshih:怎麼連這最基本的宣告都要靠compiler和你說? 05/06 22:54
4F：→ colinshih:回去請問學長或同學吧, 來這邊問搞個四不像回去 05/06 22:56
5F：→ colinshih:data type 由 lefthend assignment 型式決定 05/06 22:59
6F：→ colinshih:port connection的規則只是型式下的結果,你該問的是原因 05/06 23:00