作者adgj103 (噗)
看板Electronics
标题[问题] 请问一个基本的verilog问题
时间Sun May 3 03:16:18 2009
想请问一下
当资料要输入进去一个呼叫的组合电路(在这边举的例子为一个乘法器"mult")时
mult U1 (.A(a),.B(b),.P(p));
a,b,p必须要是wire的形式还是reg也可以呢？
以下是一个简单的例子
不知道各位大大觉得这样可以吗？
谢谢
module mod(I1,I2,out,clk,reset);
input [1:0] I1,I2;
output[2:0] out;
reg [1:0] I1_reg;
always @ (posedge clk)
begin
if (reset)
I1_reg <= 2'd0;
else
I1_reg <=i_reg+1;
end
mult U1(.A(I1_reg),B(I2),.P(out));
endmodule
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◆ From: 140.113.212.132
1F：推 sasako:compile看有没有错误就知道罗！ 我记得一定要是wire 05/03 07:55
2F：推 sasako:你这个例子应该是OK的 因为A是mult的input端.. 05/03 07:59
3F：→ colinshih:怎麽连这最基本的宣告都要靠compiler和你说? 05/06 22:54
4F：→ colinshih:回去请问学长或同学吧, 来这边问搞个四不像回去 05/06 22:56
5F：→ colinshih:data type 由 lefthend assignment 型式决定 05/06 22:59
6F：→ colinshih:port connection的规则只是型式下的结果,你该问的是原因 05/06 23:00