作者ukyo1024 (京)
看板Electronics
標題[問題] 請教關於verilog和modelsim的問題
時間Wed Apr 22 00:04:13 2009
請問各位高手，若要在verilog上寫一個Test Bench模組，來測試寫好的function模組
讓它在modelsim上可以自動生出波形，而不需要自己手動create相關輸入波形
是否有相關的範例可以參考呢? 感激不盡~
for example:
module Func( clock, a, b, c, d );
input clock;
input a,b;
output c,d;
reg clock,a,b;
always@(posedge clock)
begin
......
......省略
end
endmodule
/************************/
module Testbench();
reg CLK;
reg A,B;
wire C,D;
Func func1(CLK, A, B, C, D );
always
CLK = ~CLK;
initial
begin
.....
.....
end
endmodule
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 114.44.9.199
※ 編輯: ukyo1024 來自: 114.44.9.199 (04/22 00:07)
1F：推 finalhaven:基本上呢，那些相關波形，大部分都是自己Key in，除非. 04/22 09:35
2F：→ finalhaven:你要跑得資料量很大，就可以用記事本的方式Load 進Msim 04/22 09:37
3F：→ finalhaven:不然大部分還是自己Key in XD 04/22 09:37
4F：→ finalhaven:也就是說，你要跑得測試資料，還是得自己來~ 04/22 09:39
5F：推 ksmrt0123:原來你是要產生test pattern喔 我以為是要看waveform 04/22 19:12
6F：→ ksmrt0123:google 'verilog testbench' 有很多資料 04/22 19:12