作者ukyo1024 (京)
看板Electronics
标题[问题] 请教关於verilog和modelsim的问题
时间Wed Apr 22 00:04:13 2009
请问各位高手，若要在verilog上写一个Test Bench模组，来测试写好的function模组
让它在modelsim上可以自动生出波形，而不需要自己手动create相关输入波形
是否有相关的范例可以参考呢? 感激不尽~
for example:
module Func( clock, a, b, c, d );
input clock;
input a,b;
output c,d;
reg clock,a,b;
always@(posedge clock)
begin
......
......省略
end
endmodule
/************************/
module Testbench();
reg CLK;
reg A,B;
wire C,D;
Func func1(CLK, A, B, C, D );
always
CLK = ~CLK;
initial
begin
.....
.....
end
endmodule
--
※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 114.44.9.199
※ 编辑: ukyo1024 来自: 114.44.9.199 (04/22 00:07)
1F：推 finalhaven:基本上呢，那些相关波形，大部分都是自己Key in，除非. 04/22 09:35
2F：→ finalhaven:你要跑得资料量很大，就可以用记事本的方式Load 进Msim 04/22 09:37
3F：→ finalhaven:不然大部分还是自己Key in XD 04/22 09:37
4F：→ finalhaven:也就是说，你要跑得测试资料，还是得自己来~ 04/22 09:39
5F：推 ksmrt0123:原来你是要产生test pattern喔 我以为是要看waveform 04/22 19:12
6F：→ ksmrt0123:google 'verilog testbench' 有很多资料 04/22 19:12