作者star1008 (star1008)
看板Electronics
標題[問題] 信號需要延遲
時間Sun Apr 19 16:44:54 2009
小弟目前在做spwm的訊號輸出,
目前已能做出(以a臂為例)正反向的兩個信號出來,
但是兩個訊號之間是很密合的在切換,
也就是一個要high-low,另一個也剛好要low-high,
而這中間沒有任何一點dead time,
所以我是想請教有沒有什麼IC(DC supply約10~12V)可以做出讓信號能稍微延遲一下,
而且在信號不失真不變形下,
產生出dead time,使full-bridge避免發生上下臂同時導通的情況.
可以提供我有什麼IC可以做出,順便也教一下此IC的用法,
先謝謝版上的先進
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 140.129.36.93
1F：推 proach:C+R=LPF 04/19 16:46
2F：推 pdaer:LP network+AND GATE就可以達成 Tdelay=0.693*RC 04/19 16:51
3F：→ star1008:pr大,這個方法我有試過,不過信號會變形甚至影響到輸入端 04/19 16:55
4F：→ star1008:不知道是不是我選的R值跟C值不對,信號才會變形 04/19 16:56
5F：→ star1008:pd大,LPnetwork+AND GATE這方法我不太懂可否能說清楚一點 04/19 16:58
6F：→ star1008:抱歉小弟知識有點薄弱一點,先謝謝版上先進的耐心指導 04/19 16:59
8F：→ pdaer:摘自switch-mode power supply by basso p.387 04/19 17:15
9F：→ pdaer:這本書4.13節講很多你的需求，也許學校圖書館有，可以借來看 04/19 17:16
10F：→ star1008:謝謝pd大,順便請問一下4.13節是在講解spwm的東西嗎? 04/19 17:20
11F：推 pdaer:NO,在講兩個MOS互切時做gate driver所需要注意的實際設計 04/19 17:21
12F：→ star1008:喔喔,了解! 04/19 17:25
13F：推 deathcustom:簡單來說就是non-overlaping clock signal 04/19 19:17