作者sasako (只想把你留在心中)
看板Electronics
標題Re: [問題] 關於verilog signal&varieble問題
時間Sat Apr 11 13:08:09 2009
※ 引述《n052111089 (QQ)》之銘言：
: a = b + c; varieble
: a <= b + c; signal
: 我看書上又提到seqential statemment跟concurrent statement
: 然後又寫得很矛盾= =
: 讓我搞不清楚哪一個是哪一個了..........
: 煩請大大解惑
一個用法是用在sequential circuit的always中...
ex:always(posedge clk or negedge n_rst)
另一個是用在combinational circuit的always中...
ex:always(*)
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 220.135.103.42
1F：→ zxvc:不是這樣分的。不管non-blocking或blocking，都可以model 04/11 20:50
2F：→ zxvc:sequential或combinational circuits。 04/11 20:50
3F：→ zxvc:但對於一個被assign的變數，不能混用non-blocking與blocking 04/11 20:52
4F：→ zxvc:。因為許多合成器都合不出來。 04/11 20:53
5F：→ zxvc:non-blocking與blocking的差異在於evaluation與update的差異 04/11 20:55
6F：推 zxvc:像我之前寫的一個priority encoder，是combinational circuit 04/11 20:57
7F：→ zxvc:但我是用blocking assignment去寫。 04/11 20:57
8F：推 zxvc:抱歉，我priority encoder舉的例子不是很好。 04/11 21:00