作者sasako (只想把你留在心中)
看板Electronics
标题Re: [问题] 关於verilog signal&varieble问题
时间Sat Apr 11 13:08:09 2009
※ 引述《n052111089 (QQ)》之铭言：
: a = b + c; varieble
: a <= b + c; signal
: 我看书上又提到seqential statemment跟concurrent statement
: 然後又写得很矛盾= =
: 让我搞不清楚哪一个是哪一个了..........
: 烦请大大解惑
一个用法是用在sequential circuit的always中...
ex:always(posedge clk or negedge n_rst)
另一个是用在combinational circuit的always中...
ex:always(*)
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 220.135.103.42
1F：→ zxvc:不是这样分的。不管non-blocking或blocking，都可以model 04/11 20:50
2F：→ zxvc:sequential或combinational circuits。 04/11 20:50
3F：→ zxvc:但对於一个被assign的变数，不能混用non-blocking与blocking 04/11 20:52
4F：→ zxvc:。因为许多合成器都合不出来。 04/11 20:53
5F：→ zxvc:non-blocking与blocking的差异在於evaluation与update的差异 04/11 20:55
6F：推 zxvc:像我之前写的一个priority encoder，是combinational circuit 04/11 20:57
7F：→ zxvc:但我是用blocking assignment去写。 04/11 20:57
8F：推 zxvc:抱歉，我priority encoder举的例子不是很好。 04/11 21:00