作者maxwellee (maxwell)
看板Electronics
標題[問題][verilog] input和clk不能設同步?
時間Sun Mar 29 04:37:07 2009
好像設同步一起跳就有問題
請問為什麼呢?
有什麼解決辦法?
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※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 203.68.162.102
1F：→ sasako:在sequential block中 賦予input 1ns的delay 03/29 10:16
2F：推 bighead319:會有hold time violation，解決方法可以把 input的時間 03/29 10:16
3F：→ sasako:在RTL模擬看起來像是同步 但在gate level的模擬是有delay的 03/29 10:18
4F：→ bighead319:延遲，讓input 比CLK觸發時間 delay一點點 03/29 10:18
5F：→ maxwellee:我了解了..感謝..^^" 04/14 18:56