作者maxwellee (maxwell)
看板Electronics
标题[问题][verilog] input和clk不能设同步?
时间Sun Mar 29 04:37:07 2009
好像设同步一起跳就有问题
请问为什麽呢?
有什麽解决办法?
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 203.68.162.102
1F：→ sasako:在sequential block中 赋予input 1ns的delay 03/29 10:16
2F：推 bighead319:会有hold time violation，解决方法可以把 input的时间 03/29 10:16
3F：→ sasako:在RTL模拟看起来像是同步 但在gate level的模拟是有delay的 03/29 10:18
4F：→ bighead319:延迟，让input 比CLK触发时间 delay一点点 03/29 10:18
5F：→ maxwellee:我了解了..感谢..^^" 04/14 18:56