作者LINAN322 (新熱血陽光男孩NN)
看板Electronics
標題[問題] 有會寫Verilog的神人嗎？
時間Tue Jan 13 09:39:11 2009
verilog如何將一個陣列傳入子module中
想請問一下會寫Verilog的神人，
我們在寫verilog的時候，
如何將一個陣列傳入子module中？？？
如：
//-----------------------------------------------------//
reg [1:0] a [9:0] //即長度為2bit的1*10的a陣列
mod1 step1 (a,b) //傳入mod1 module，輸入a陣列，輸出b陣列
//-----------------------------------------------------//
以上就是mod1 step1 (a,b)中的，a的格式，我不知道怎麼設定輸入？
我試過(a,b)，(a[0],b)，......等，都不行。
看過很多書，
好像沒有人在用。
請問這個問題有人會嗎？？？
拜託幫忙了，
謝謝。
我用的是ModelSim軟體，謝謝。
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◆ From: 140.138.178.157
1F：→ zerocustom00:是ModelSim才對.你要先搞清楚你要弄什麼才是? 01/13 11:11
2F：→ LINAN322:喔喔，SORRY，打太快了.... 01/13 13:14
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3F：推 appendixisu:要傳入 是不是要用wire阿!!?? 01/13 16:29
4F：推 zxvc:Verilog不支援I/O port是陣列。聽說SystemVerilog才支援。 01/13 17:39
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