作者LINAN322 (新热血阳光男孩NN)
看板Electronics
标题[问题] 有会写Verilog的神人吗？
时间Tue Jan 13 09:39:11 2009
verilog如何将一个阵列传入子module中
想请问一下会写Verilog的神人，
我们在写verilog的时候，
如何将一个阵列传入子module中？？？
如：
//-----------------------------------------------------//
reg [1:0] a [9:0] //即长度为2bit的1*10的a阵列
mod1 step1 (a,b) //传入mod1 module，输入a阵列，输出b阵列
//-----------------------------------------------------//
以上就是mod1 step1 (a,b)中的，a的格式，我不知道怎麽设定输入？
我试过(a,b)，(a[0],b)，......等，都不行。
看过很多书，
好像没有人在用。
请问这个问题有人会吗？？？
拜托帮忙了，
谢谢。
我用的是ModelSim软体，谢谢。
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※ 发信站: 批踢踢实业坊(ptt.cc)
◆ From: 140.138.178.157
1F：→ zerocustom00:是ModelSim才对.你要先搞清楚你要弄什麽才是? 01/13 11:11
2F：→ LINAN322:喔喔，SORRY，打太快了.... 01/13 13:14
※ 编辑: LINAN322 来自: 140.138.178.157 (01/13 13:15)
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3F：推 appendixisu:要传入 是不是要用wire阿!!?? 01/13 16:29
4F：推 zxvc:Verilog不支援I/O port是阵列。听说SystemVerilog才支援。 01/13 17:39
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